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很多同学在进行编程学习时缺乏系统学习的资料。本页面基于verilog内容，从基础理论到综合实战，通过实用的知识类文章，标准的编程教程，丰富的视频课程，为您在verilog相关知识领域提供全面立体的资料补充。同时还包含 vagrant、val、validationgroup 的知识内容，欢迎查阅！

verilog相关知识

精通一门比什么都来一点要重要
编程小白的学习笔记忙的时候还是以上班为主。主业累了的时候就看看这些东西，比去打游戏和看游戏视频之类的还是要有意义的多。今天开始专注C的学习。包括 1、linux C 2、object C 3、C的其他进阶 4、C的实战再去接触热门方向： 1、大数据：R语言 2、ML 3、AI 之后再去了解一些用于实现其他功能的别的语言 1、matlab 2、php 3、java 4、verilog 加油加油加油！
三叔学FPGA系列之一：Cyclone V中的时钟资源
之前的项目中更多的是有师兄提供经验和帮助，追求的是快速上手，所以不管对于硬件电路设计，还是verilog电路编程，甚至是FPGA内部的资源，都没来得及系统地学习，最近在做算法到电路的实现，正好系统学习，将感悟记于此，如有错误，欢迎指出、讨论。  一、关于时钟引脚FPGA芯片一般有好几组时钟引脚 CLK [0..N] [p，n]，我的理解是：首先，时钟必须由外部晶振通过CLK引脚输入到FPGA的时钟网络，至于选用哪一组CLK，主要看FPGA哪个bank对时钟要求最为苛刻；其次，一般用p端，n端由quartus置位三态；再次，对于简单的系统，只有一组CLK输入作为系统主时钟，其他时钟引脚空置，或者作为某些高带载能力的时钟的输出口（是否可作为输出口，要看芯片手册）；然后，复杂系统，可以有不同源的时钟分别从不同CLK引脚输入，只是猜想，没实践过，个人认为这样不好，因为FPGA的核心就是同步；另外，不要把CLK引脚和全局时钟、区域时钟什么的混为一谈，一个是时钟输入引脚，一个是内部时钟走线
Mybatis搭建环境(2)
1. 数据库准备（Mysql）CREATE DATABASE mybatis_test;USE mybatis_test; DROP TABLE IF EXISTS user; CREATE TABLE user ( id INT(11) NOT NULL AUTO_INCREMENT, username VARCHAR(120) COLLATE utf8_bin DEFAULT NULL, password VARCHAR(50) COLLATE utf8_bin DEFAULT NULL,
jquery总结笔记
1.jquery库 1.1: jquery包含以下特性。（1）,html元素选取(2)html元素操作,(3),CSS元素操作(4),HTML事件函数(5)，javascript特效和动画(6)HTML DOM 历遍和修改 (7)AJax (8),utiliti2.使用google的CDN<head><script type="text/javascript" src="http://ajax.googleapis.com/ajax/libs/jquery/1.4.0/jquery.min.js"></script></head>3.使用microsoft的CDN<head><script type="text/javascript" src="http://ajax.microsoft.com/ajax/jquery/j